[dCS 기술 백서] 디지털 오디오의 클록

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[dCS 기술 백서] 디지털 오디오의 클록

 

이번에는 클록킹에 관하여 알아보겠습니다.

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이글은 dCS 포럼에 새로 연재된 글로 링크는 다음과 같습니다: https://dcs.community/t/dcs-ring-dac-a-technical-explanation/2724/43

 

dCS Ring DAC - A Technical Explanation

 

 

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디지털 오디오의 클록킹

디지털 재생에서 클록킹의 중요한 역할

출처: dCS

개요

오디오 기기에서 클록킹이란 파워 서플라이, 고속 신호 처리 및 변조를 포함한 다양한 디지털 회로가 메인 오디오 클록과 동기화되어 정확히 동시에 작동하도록 유지하는 데 사용되는 시스템을 말합니다.

 

이 백서에서는 클록킹 시스템이 최고의 안정성과 신뢰성을 제공하기 위하여 어떠한 노력을 기울이는지 살펴봅니다. 파워 서플라이 동기화부터 고속 신호 처리 및 변조에 이르는 모든 내부 처리는 메인 오디오 클록과 동기화되어 어떤 방식으로 음악을 듣던 일관된 동작과 절대적인 정밀도를 제공합니다.

 

클록킹: 기초

클록킹은 디지털 오디오의 필수적인 부분이며, 거의 모든 디지털 오디오 제품에는 클록이 내장되어 있습니다. 링 DAC 백서에서 설명한 것처럼 디지털 오디오 녹음은 일련의 샘플로 구성됩니다. DAC과 같은 오디오 제품은 입력으로 받은 샘플을 언제 어떻게 처리해야 하는지 지시를 받아야 합니다. 그리고 클이 바로 이 지시를 내립니다.

 

디지털 전자제품에서 클록킹이란 용어는 시스템 내의 모든 회로를 동기화하는 신호를 의미합니다. 정확하고 신뢰할 수 있는 신호를 생성하려면 클록 시스템에 시간 간격의 길이를 정의하는 기준인 소스가 있어야 합니다. 이 소스는 일반적으로 리듬 있는 전압 주기를 제공하는 전기 회로인 발진기의 형태로 제공됩니다.

 

dCS에서는 수정 발진기(quartz crystal oscillator)를 클록 시스템의 기본으로 사용합니다. 수정은 압전성 물질로, 전압이 가해지면 물리적으로 변형되어 앞뒤로 구부러집니다. 수정은 특정 주파수(예: 44,100Hz)에서 역학적으로 공진하도록 설계할 수 있습니다. 전기 회로를 올바르게 설계하면 이 공진을 진동 전압으로 변환할 수 있습니다.

 

수정의 공진 주파수는 1/44,100초와 같은 시간 간격에 대한 기준을 제공합니다. 디지털 시스템은 이러한 정밀한 간격을 사용하여 샘플의 정확한 간격을 참조할 수 있습니다. 이렇게 하면 샘플이 시간 안에서 원치 않게 움직이는 것을 방지할 수 있습니다. 디지털을 아날로그로 변환하는 과정에서 샘플이 시간 영역에 잘못 배치되면 오류로 인해 오디오 신호의 측정이 가능한 가청 왜곡이 발생합니다.

 

디지털 오디오의 클록 설계(내장 클록 시스템과 외장 마스터 클 모두)는 하이엔드 오디오 시스템을 구매할 때 진지하게 고려해야 할 주제입니다. 클록은 고품질 DAC만큼이나 음질에 큰 영향을 미칠 수 있기 때문입니다. 따라서 클록의 설계와 구현을 체계적으로 고려하는 것이 중요합니다.

 

클록은 DAC의 작동 타이밍을 정의하기 때문에 샘플이 정확한 타이밍에 변환되도록 하는 역할을 하며, 이는 재생 중에 듣는 오디오가 자연스럽고 정확하도록 하는 데 매우 중요합니다.

 

지터

D/A 변환 과정에서 클록 시스템이 시간 기준 신호를 올바르게 생성하지 못하거나 신호가 DAC에 도달하지 못하면 지터라고 하는 일종의 신호 오류가 발생하며, 이는 음악을 정확하게 재생하는 데 매우 바람직하지 않은 결과입니다.

 

지터는 DAC에서 사용하는 클록의 타이밍이 불규칙한 것을 말합니다. 지터는 다양한 방식으로 발생합니다. 부적절한 아날로그 설계, 전자기 간섭, 품질이 좋지 않은 디지털 오디오 케이블 또는 기타 여러 가지 원인으로 인해 발생할 수 있습니다. 이 백서에서는 이러한 원인에 대해 설명합니다.

 

지터의 실제 청각적 영향은 지터의 특성에 따라 다르지만 소리에 상당한 영향을 미칠 수 있습니다. 지터가 주기적으로 발생하면 신호 주파수의 양쪽에 사이드밴드가 나타납니다. 이러한 소리는 오디오에 인위적인 구성 요소와 왜곡이 추가되어 거칠게 느껴집니다. 지터가 본질적으로 시끄러울 경우 신호 에너지의 '번짐'이 발생합니다. 이는 결과적으로 시스템의 노이즈 플로어를 증가시켜 음악의 미세한 디테일을 가리는 효과가 있습니다.

출처: dCS

위의 그래프는 단순한 신호에서도 클록킹 불량에 따른 영향을 보여줍니다. 두 예시 모두 25개의 샘플을 사용하여 사인파를 DAC에서 재구성했습니다. 각 샘플의 주파수와 진폭은 동일하며, 변환 과정에서 샘플의 타이밍만 변경되었습니다. 그 결과 신호가 눈에 띄게(그리고 가청적으로) 저하됩니다. 이 신호를 트랜스듀서를 통해 재생할 경우, 아래쪽 그래프의 신호는 지터로 인한 가청 왜곡이 나타납니다.

 

위의 예는 다소 과장되었지만, 잘못된 시간에 올바른 샘플을 사용하면 잘못된 샘플이 된다는 것을 보여줍니다. 음악적 정확성을 원한다면 디지털 오디오 재생 시스템 내에서 정확한 클록킹이 필수적입니다.

 

인간의 귀와 뇌는 시간 영역의 불규칙성에 매우 민감합니다.

 

인간의 귀와 뇌는 시간 영역의 불규칙성에 매우 민감합니다. DAC에 지터가 발생하여 신호를 정확한 시간에 아날로그 전압으로 변환하지 못하면 연주에서 공간감이 심하게 왜곡되거나 손실될 수 있습니다. 악기의 배음 구조가 망가집니다. 라이브 음악에서 느낄 수 있는 자연스러운 편안함과 여유로움이 사라집니다. 이러한 이유로 dCS 엔지니어는 설계의 모든 측면에서 지터를 최소화하기 위하여 세심한 주의를 기울입니다.

 

녹음 단계에서 지터가 발생하면 신호에 영원히 남게 됩니다. 신호의 추가 열화를 방지하기 위하여 취할 수 있는 조치(예: 리클러킹 또는 신호를 RAM에 버퍼링했다가 다시 출력하는 것)가 있지만, 녹음 과정에서 발생한 지터를 수정하거나 제거할 수는 없습니다.

 

재생 단계에서는 가능한 한 지터를 줄이는 것이 매우 바람직합니다. 녹음의 품질이 좋다면, 오디오 샘플을 정확한 시간 간격으로 정확하게 재생하는 DAC의 능력은 원본 음향 이벤트를 정확하게 재현하는 능력을 크게 향상시킵니다. CD 트랜스포트와 같은 외부 소스에서 DAC으로 들어오는 신호는 도착 시 불규칙한 간격의 샘플을 보이는 경우가 많습니다. 이는 다른 디지털 소스에서도 마찬가지입니다. DAC 자체에 이러한 샘플을 일정한 간격으로 변환하는 기능이 있다면 음질은 영향을 받지 않습니다.

 

지터(내재적)

지터에는 크게 두 가지 유형, 즉 내재적 지터와 인터페이스 지터가 있습니다. 내재적 지터는 발진기의 위상 잡음과 같은 효과를 통해 DAC과 같은 제품 내부에서 생성되는 지터를 말합니다. 인터페이스 지터는 오디오 및 클록 신호를 전송하는 데 사용되는 인터페이스에서 유입되는 지터를 말합니다. 이는 케이블 자체에서 유입된 간섭으로 발생하거나 케이블이 본질적으로 특정 주파수에 대한 필터 역할을 하여 케이블을 통과하는 구형파(클 회로의 출력)의 무결성에 영향을 미칠 수 있습니다.

 

수정 발진기에는 여러 가지 종류가 있지만, 전압 제어 수정 발진기(VCXO)와 오븐 제어 수정 발진기(OCXO)가 오디오에서 가장 많이 사용되는 두 가지입니다.

 

전압 제어 발진기 또는 VCO도 오디오 제품에 사용되지만, 이는 순수하게 전자 기반으로 작동하며 수정과 같은 전기 기계 재료를 사용하여 신호를 생성하지 않습니다.

 

수정 발진기는 VCO보다 위상 잡음 성능이 더 우수한 경향이 있으며, 이는 발진기 자체에서 지터가 덜 발생한다는 것을 의미합니다. 이것이 전체 클록 설계 측면에서 의미하는 바는 수정 발진기가 장착된 DAC에서 위상 고정 루프 또는 PLL(DAC의 클록 주파수를 수신 오디오 신호의 클록과 일치시키는 회로)이 더 좁은 PLL 대역폭을 통해 인터페이스 지터를 거부하는 방향으로 편향될 수 있다는 것입니다.

 

이는 수정 발진기 자체가 지터를 유발하는 위상 잡음에 덜 취약하기 때문에 가능합니다. 따라서 예를 들자면 지터가 있는 AES 신호 등 인터페이스에 지터가 있는 경우 이 지터는 PLL이 반응하기 전에 왔다가 사라지기 때문에 DAC에 전달되지 않습니다. 대신 DAC은 개별 샘플 간의 타이밍 정확도를 위하여 발진기에 더 많이 의존하는데, dCS 제품과 수정 진동자 기반 클록의 경우 매우 높은 수준의 정확도를 제공합니다.

 

이에 대한 대안은 VCO를 발진기로 사용하는 것입니다. 그러나 수정 발진기에 비해 VCO의 위상 잡음 성능이 떨어지기 때문에 발진기 자체가 위상 잡음에 더 취약할 수 있으므로 제품 내 PLL을 내재적 지터를 제거하는 방향으로 편향시켜야 할 수 있습니다. 이는 더 넓은 대역폭의 PLL을 사용함으로써 달성할 수 있습니다. 따라서 간섭이나 케이블 필터링 효과는 사운드에 더 직접적인 영향을 미칩니다.

 

이것이 사실이라면 왜 어떤 제품은 클록 소스로 VCO를 사용하는지 궁금할 수 있습니다. 수정 발진기보다 VCO를 사용하면 얻을 수 있는 한 가지 이점은 클록의 '풀(Pull) 범위'가 더 넓어져 더 넓은 범위의 신호(예: 일관되게 너무 빠르거나 느린 신호)에 고정할 수 있다는 것입니다.

 

...당사는 최적이 아닌 소스를 연결하여 제대로 작동할 수 있도록 DAC의 클록 품질을 저하시키는 모든 접근 방식을 피합니다.

 

dCS는 가장 정확한 디지털 오디오 재생 시스템을 설계하는 데 중점을 두기 때문에, 당사는 최적이 아닌 소스를 연결하여 제대로 작동할 수 있도록 DAC의 클록 품질을 저하시키는 모든 접근 방식을 피합니다. dCS에서는 높은 수준의 정확도와 안정성을 갖춘 수정 진동자 기반 발진기를 사용하여 AES 사양에 따라 ±300ppm(백만 분의 1파트)의 풀 범위를 허용합니다.

이 그래프는 클록 회로의 구형파 출력에 대한 지터의 영향을 보여줍니다. 앞서 설명한 대로 지터는 파동의 전이 시간과 파동이 도달할 수 있는 피크 전압에 영향을 줍니다. 이는 시스템이 인식하는 시간 영역의 지점을 변경하는 효과가 있습니다(예: 0이 1로 변경됨). 클록 시스템은 전압이 증가하는 클록 신호의 "상승 에지"를 관찰하므로 진폭이 0.5 이상으로 올라가는 상승 에지의 지점이 그래프에 표시되어 있습니다. 이 타이밍은 첫 번째 그래프에서 규칙적으로 나타나며, 상승 에지의 전환 지점은 각각 X축의 2, 4, 6에 해당합니다. 지터가 발생하면 지터의 특성에 따라 전환점이 앞뒤로 이동합니다. 이는 규칙적이지 않고 무작위적입니다. (출처: dCS)

발진기에서 위상 잡음(결과적으로 지터)를 유발할 수 있는 몇 가지 요인이 있으며, 클록 시스템을 설계할 때 이러한 요인을 모두 고려해야 합니다.

 

물리적 진동

수정 클록의 기반은 압전 특성(전압이 가해졌을 때 진동자의 물리적 움직임)이므로 외부의 물리적 진동은 클록의 부정확성을 유발할 수 있습니다. 부정확성을 유발하기 위하여 외부의 움직임이 반드시 격렬할 필요는 없습니다. 예를 들어 제품 내부의 CD 메커니즘의 진동처럼 미묘할 수도 있습니다. 클록 회로를 외부의 물리적 진동으로부터 분리하기 위한 모든 조치는 더 높은 수준의 클 성능을 유발하므로 취해야만 합니다.

 

파워 서플라이

수정 진동자(또는 모든 압전 소재)가 일정한 진동 주파수를 유지하는 능력은 올바른 사양의 안정적이고 간섭이 없는 DC 신호에 달려 있습니다. VCXO와 OCXO의 경우, 이는 파워 서플라이에서 깨끗한 DC가 필요하다는 것을 의미합니다. VCXO의 경우 제어 전압이 매우 안정적이어야 하는 것이 더욱 중요합니다. 이러한 유형의 발진기에서 제어 전압은 진동자의 주파수를 미세하게 조정하는 데 사용됩니다. 진동자에 공급되는 전원 레일에 변동이 생기면 공진 주파수가 변경됩니다. 수정 진동자 기반 클록이 있는 제품의 경우 설계자는 항상 해당 지역의 사양에 맞는 정확한 전압과 주파수로 진동자에 최대한 깨끗한 전원을 공급하기 위하여 노력해야 합니다.

 

누화

전자 회로는 전자기 누설을 일으킬 수 있습니다. 이는 인쇄 회로 기판(PCB)에 있는 구리 트랙을 통해 디지털 오디오와 같은 고속 신호를 실행할 때 종종 나타납니다. 구리 트랙은 기본적으로 안테나 역할을 하며, 디지털 오디오 신호가 보드에서 방사됩니다. 이러한 간섭은 관련 클록 회로가 근접해 있을 경우 클록 성능에 부정적인 영향을 미칠 수 있습니다.

 

이 문제를 해결하는 올바른 방법은 누화를 최소화하는 방식으로 제품의 PCB를 설계하는 것입니다. 그 다음으로는 민감한 부품을 간섭을 일으킬 수 있는 부품과 분리하는 것입니다. 더 효과적인 방법은 가능한 한 제품에서 전자기 간섭을 일으킬 수 있는 많은 잠재적 원인을 완전히 제거하는 것입니다. 자체 전용 회로와 파워 서플라이를 갖춘 독립형 클록인 마스터 클록을 사용하는 것이 가장 효과적인 방법입니다.

 

클록 주파수

오디오 제품 내부의 클록을 설계하는 가장 이상적인 방법은 44.1kHz의 직접 배수로 작동하는 발진기와 48kHz의 직접 배수로 작동하는 발진기 두 개를 사용하는 것입니다. 그 이유는 디지털 오디오에 사용되는 거의 모든 샘플 레이트가 이러한 "기본 레이트"의 배수이기 때문입니다(44.1kHz의 매우 높은 배수로 실행되는 DSD 포함). 클록이 클킹할 샘플 레이트의 직접 배수를 사용하지 않는 경우, 수학이 더 복잡해지고 정확한 주파수를 생성하는 데 사용해야 하는 전자 장치가 지터에 더 취약해집니다.

 

예를 들어 10MHz 클록으로 44.1kHz 신호를 클록화하려면 10Mhz에서 44.1kHz를 합성해야 하는데, 이는 수학적으로 비효율적입니다. 따라서 이러한 유형의 클록은 비동기 속도 변환과 같은 방법을 사용하여 속도를 올바르게 곱해야 합니다. 이러한 방법은 항상 클록 신호의 주파수 스펙트럼을 "더 더럽게" 만들며, 이는 시스템이 지터에 더 취약하다는 것을 의미합니다.

 

dCS 제품은 기본 오디오 레이트(44.1kHz 및 48kHz)에서 실행되는 두 개의 발진기를 사용하므로 이 기본 레이트의 29인 22.5792MHz 및 24.576MHz가 가능합니다. 필요한 비율로 쉽게 분할할 수 있으므로 클록 스펙트럼이 더 깨끗해져 결과적으로 지터가 현저히 줄어듭니다.

 

클록 온도

클록 온도는 위상 잡음의 원인은 아니지만 발진기의 성능에 영향을 미칠 수 있습니다. 수정 진동자의 공진 주파수는 그것의 크기와 더 나아가 온도에 반비례합니다. 수정의 온도가 상승하면 물리적으로 팽창하고 온도가 낮아지면 수축합니다. 이로 인해 수정의 공진 주파수가 변화합니다. 따라서 디지털 시스템의 온도 변화를 피하거나 가능한 한 그 영향을 완화해야 합니다.

 

수정 발진기 내부의 온도 변화에 대응하는 방법에는 여러 가지가 있습니다. 한 가지 방법은 OCXO를 사용하는 것입니다. OCXO는 퀴리 발열체를 사용하여 진동자의 온도 변화를 제거하여 안정적인 온도를 유지하는 것을 목표로 합니다. 퀴리 소자는 특정 온도에 도달하면 저항이 급격히 증가하여 가열 전력을 효과적으로 제한하는 저항성 히터입니다. 온도는 과대해졌다가 필요한 온도 근처에서 안정화됩니다. 제품의 온도가 안정적이지 않은 경우(예: 추운 곳에서 전원을 켰을 때) 열 지연으로 인하여 온도에 약간의 변동이 발생하고 따라서 시스템이 목표 온도를 "사냥"하면서 주파수의 변동이 발생합니다. 그러나 진동자의 온도가 안정화되면 클록은 안정적인 주파수를 출력합니다.

 

또 다른 접근 방식은 마이크로컨트롤러로 강화된 VCXO를 사용하는 것인데, dCS는 여러 제품에 이 방식을 채택하고 있습니다. 이 접근 방식은 온도 변화를 고려하기 위하여 발열체를 사용하지 않습니다. 대신, 당사는 FPGA 기반 설계 처리 플랫폼에서 사용할 수 있는 대량의 처리 능력을 활용하여 온도 변화를 보정하기 위하여 VCXO에 공급되는 제어 전압을 지속적으로 조정합니다.

 

비발디 클록과 같은 dCS 마스터 클록의 경우, 이러한 조정은 생산 과정에서 수행되는 집중적인 측정을 기반으로 합니다. 생산 과정에서 클록(및 클록이 고정된 회로 기판)를 환경 챔버에 넣습니다. 이 챔버는 현재 제어되는 환경 온도와 비교하여 클록 주파수를 측정하고 이를 제품 내부의 FPGA에 기록합니다. 그런 다음 온도를 변경하고 클록을 측정한 다음 성능을 다시 기록합니다. 이 과정은 18시간에 걸쳐 반복됩니다. 이를 통해 마스터 클의 VCXO가 특정 온도에서 어떻게 작동하는지 정확히 파악할 수 있으며, 이 데이터는 제품의 FPGA에 저장됩니다.

 

이 데이터는 VCXO에 공급되는 제어 전압을 조정하여 제품에서 활용됩니다. 전압이 높거나 낮으면 공진 주파수가 더 높거나 낮아집니다. 이는 온도에 대한 제품의 성능에 대한 '지식'과 결합되어 클록의 출력 주파수가 항상 매우 안정적으로 유지되도록 합니다. 주어진 정상 작동 온도에서 클록의 출력 주파수는 일정합니다.

 

로시니와 비발디 클록은 이 프로세스를 활용하여 클록 온도를 지속적으로 측정하고, 클록 온도가 변하면 즉시 제어 전압을 조정합니다. 그 결과, 예를 들어 새로운 비발디 클록은 배송 시 ±1 PPM 이상의 정확도를 달성할 수 있습니다. 클록이 사용 환경에서 안정화되면 시간이 지남에 따라 정확도가 실제로 향상되며, 일반적으로 몇 배까지 향상됩니다: ±0.1 PPM.

 

지터(인터페이스)

제품이 DAC에 연결된 CD 트랜스포트와 같은 외부 소스의 클록 신호에 고정되어 있는 경우, 제품 간의 디지털 오디오 케이블에서 유입된 간섭이 신호 내 클록 데이터의 전환 시간, 즉 0이 1로 바뀌는 시점을 변경하거나 그 반대의 경우로도 변경할 수 있습니다.

 

밸런스드 커넥터는 케이블에서 발생하는 간섭을 줄이는 데 도움이 됩니다. 이것이 바로 AES/EBU 형식이 110옴 꼬임2선식의 차폐 케이블을 사용하는 이유입니다. 이 구조는 케이블의 도체를 대부분의 전자기 간섭(EMI)으로부터 효과적으로 차폐하고, 케이블에 유입되는 모든 전자기 간섭을 접지로 보내 신호에서 제거합니다. 각 도체가 다른 도체와 정확히 180도 위상이 다르므로 도체에 전달되는 모든 EMI는 위상 상쇄됩니다.

 

케이블의 대역폭이 디지털 신호에 적합한지 확인하는 것이 중요합니다.

 

케이블의 대역폭이 디지털 신호에 적합한지 확인하는 것이 중요합니다. 신호를 전달하는 구형파는 낮은 상태와 높은 상태(0초와 1초) 사이의 상승 시간이 매우 빠릅니다. 상승 시간이 빠르다는 것은 메가헤르츠 범위의 매우 높은 주파수를 의미합니다. 따라서 디지털 오디오 데이터를 전송하도록 특별히 설계된 고품질 케이블(AES 전송의 경우 110옴 케이블, S/PDIF 전송의 경우 75옴 케이블)을 사용하는 것이 좋습니다.

 

디지털 신호가 케이블을 통과할 때 케이블은 어느 정도 필터 역할을 합니다. 잘못 설계된 케이블, 즉 설계된 인터페이스에 적합하지 않은 케이블은 신호가 DAC에 도달하기 전에 신호에서 고주파를 걸러낼 가능성이 있습니다.

 

이로 인해 신호 내의 연속된 두 데이터 비트 간에 상호 작용이 발생하는데, 이를 부호 간 간섭이라고 합니다. 두 비트 중 첫 번째와 두 번째 비트의 관계에 따라 두 비트 사이의 전환이 일시적으로 흐려질 수 있습니다. 구형파의 이상적인 깨끗한 수직선이 더 기울어져 0이 1로 바뀌거나 그 반대로 바뀌는 정확한 순간이 흐려집니다. 지터는 순전히 데이터 자체의 상호 작용으로 인해 발생하는 경우가 많습니다.

 

오디오 신호의 타이밍 데이터가 DAC의 클록을 소스의 클록에 고정하는 데 사용되는 경우, 이러한 기호 간 간섭은 DAC의 클록에 지터를 유발할 수 있기 때문에 음질에 부정적인 영향을 미칩니다. 그러나 오디오 시스템에서 마스터 클록을 사용하는 경우 AES3 신호에 내장된 타이밍 정보는 더 이상 사용되지 않습니다. 심볼 간 간섭의 영향이 무효화됩니다. 케이블에서 동일한 필터링 효과와 데이터 내 상호 작용이 발생하지만, 심볼 간 간섭은 지터를 유발하지 않습니다. 이는 마스터 클록에서 전송되는 워드 클록 신호가 규칙적이며 AES 신호처럼 변하지 않기 때문입니다.

 

dCS 제품에 사용되는 PLL은 느리게 작동하고 클록 복구 회로가 매우 뛰어나기 때문에 DAC이 오디오 신호에 포함된 클록 정보에 고정해야 하는 경우(예: 마스터 클록을 사용할 수 없는 경우)에는 심볼 간 간섭의 영향이 최소화된다는 점에 주목할 필요가 있습니다.

 

클록 동기화

각각 고유한 내부 클록을 가진 여러 대의 디지털 오디오 장치가 함께 작동해야 할 때 문제가 발생할 수 있습니다. 한 가지 예로 CD 트랜스포트를 DAC에 공급하는 경우를 들 수 있습니다. DAC에는 CD 트랜스포트에서 수신한 오디오 샘플을 저장하는 임시 메모리 섹션인 버퍼가 있습니다. 트랜스포트의 클록은 샘플이 DAC으로 전송되는 시기를 결정하고, DAC의 클은 샘플이 사용되어 아날로그 전압으로 변환되는 시기를 결정합니다.

이상적인 세계에서는 DAC과 트랜스포트의 클록이 시간 변화 없이 정확히 같은 속도로 작동합니다.

이상적인 세계에서는 DAC과 트랜스포트의 클록의 시간 변화 없이 정확히 같은 속도로 작동합니다. 그러나 현실에서는 클록에 항상 변동이 발생합니다(앞서 설명한 내재적 지터 요인으로 인해 발생할 가능성이 있음). 이는 지터와는 다소 다른 문제를 야기합니다.

 

클록이 평균적으로 장기간에 걸쳐 서로 다른 속도로 실행되고 있고 두 클록을 동기화할 방법이 없는 상태에서 자체 장치에 맡겨두게 된다면 DAC의 버퍼가 전송에서 사용 가능한 샘플을 모두 사용한 시점이 오게 될 겁니다. 이는 트랜스포트가 샘플을 너무 느리게 전송하고 DAC이 너무 빨리 사용하거나, 트랜스포트가 샘플을 너무 빠르게 전송하고 DAC이 너무 느리게 사용해서 버퍼가 오버플로우되는 경우에 발생합니다. 두 경우 모두 일시적인 오디오 드롭아웃이 발생하며, DAC은 오디오 샘플이 다시 제대로 흐르도록 하기 위하여 모든 것을 삭제하고 오디오 신호에 재고정(relock)되어야 합니다.

 

이 문제를 해결하는 방법에는 크게 두 가지가 있습니다. 첫째, 디지털 오디오 신호에 타이밍 정보가 포함되어 있어 트랜스포트가 S/PDIF 또는 AES 포맷으로 전송합니다. DAC은 이 타이밍 정보를 보고 자체 클록의 속도를 조정하여 일치시킬 수 있습니다. 즉, 이제 소스 기기와 DAC의 클록이 동일한 속도로 작동하므로 드롭아웃이 더 이상 발생하지 않습니다.

 

두 번째로 사용할 수 있는 방법은 소스와 DAC을 모두 마스터 클록에 고정하는 것입니다. 마스터 클록은 시스템의 다른 모든 장치 외부에 위치하며 나머지 장치에 워드 클록이라고 하는 클록 신호를 제공하는 장치입니다. 그러면 시스템 내의 다른 모든 장치의 내부 클록이 이 신호에 고정되어 마스터 클록과 동일한 속도로 실행됩니다. 즉, 평균적으로 소스 장치에서 샘플이 DAC에서 소비되는 속도와 동일한 속도로 전송되기 때문에 버퍼 부족이나 오버플로우로 인하여DAC이 드롭아웃이나 재고정을 겪을 일이 없습니다.

 

이 두 가지 방법의 공통점은 모두 PLL을 통하여 수신 신호를 제품의 내부 클록과 동기화하는 방법이 필요하다는 점입니다. 하이엔드 시장에는 발진기가 고정 주파수로 작동하기 때문에 클록 도메인을 수신 소스의 클록 도메인과 일치시킬 수 없는 DAC이 몇 가지 있습니다. 이는 장치가 때때로 샘플을 떨어뜨리거나 반복한다는 것을 의미하며, 이는 매우 바람직하지 않은 동작입니다. 또한 이러한 DAC은 지연 시간이 가변적이므로 립싱크 드리프트가 발생하기 때문에 비디오에는 사용할 수 없습니다.

 

여담이지만, dCS 시스템에서 마스터 클록을 사용한다고 해서 DAC 내부의 내부 클록이 대체되는 것은 아니라는 점을 알아둘 필요가 있습니다. 마스터 클록은 DAC이 스스로를 고정할 수 있는 안정적인 레퍼런스 역할을 할 뿐이며, 오디오 데이터 내에서 지터를 유발하는 심볼 간섭과 같은 문제가 없이 DAC과 소스가 적절하게 동기화될 수 있도록 해줍니다. DAC의 내부 클록은 여전히 샘플이 변환되는 시점을 결정하며, 시간이 지남에 따라 마스터 클록의 주파수와 일치하도록 주파수를 조정할 뿐입니다. 즉, DAC 회로에 고품질 클록을 가까이 두면 DAC은 여전히 이점을 누릴 수 있습니다. 오디오를 직접 제어하는 클록은 여전히 엄격하게 제어되는 환경의 일부이면서 동시에 나머지 시스템과 동기화를 유지합니다.

 

위상 고정 루프(PLL)

위상 고정 루프(PLL)는 들어오는 신호의 주파수와 나가는 신호의 주파수를 일치시키기 위하여 작동하는 회로입니다. 이 회로는 종종 DAC의 내부 클록을 CD 전송의 SPDIF와 같은 수신 신호의 클록과 동기화하는 데 사용됩니다. PLL의 "위상 검출기"는 들어오는 SPDIF 신호의 위상을 DAC의 내부 클록과 일치시키려고 시도합니다. 위상 오차를 최대한 줄여 시간이 지남에 따라 두 클록이 평균적으로 동일한 속도로 실행되고 DAC의 버퍼가 부족하거나 오버플로우되지 않도록 하는 것이 목표입니다.

 

PLL은 일반적으로 '기성품' SPDIF 리시버 칩이 장착된 오디오 제품에 사용됩니다. 이 유형의 칩은 일반적으로 제품의 SPDIF 입력에 사용되며, SPDIF-I2S 블록과 PLL을 결합합니다. 이와 같은 타사 솔루션을 사용하면 종종 문제가 발생합니다. 이러한 칩을 사용하면 신호 변환과 클록 도메인 매칭 기능을 분리하기가 매우 어려울 수 있습니다. 이는 워드 클록 신호를 DAC의 클록 마스터로 사용하려고 할 때 문제가 됩니다. AES 클록 추출은 좋은 예입니다. 이 디지털 기능은 제대로 수행하기가 매우 어렵습니다. 신호 내 위법 부호의 구조는 192샘플마다 발생하는 채널 블록 마커에서 지터를 유도하기 쉽다는 것을 의미합니다(SPDIF/AES의 구조는 이 백서의 범위를 벗어나지만, 본질적으로 신호는 PLL을 잠그는 등 다양한 이유로 3개의 0 또는 1의 주기를 연속으로 가짐으로써 의도적으로 "규칙"을 위반합니다).

 

dCS에서는 다른 접근 방식을 취했습니다. dCS DAC은 여전히 PLL을 사용하지만 전적으로 자체 개발한 하이브리드 설계입니다. PLL의 일부는 제품 FPGA 내부의 DSP를 통해 디지털로, 일부는 아날로그로 구성됩니다. 이를 통해 엄청난 유연성과 훨씬 더 높은 수준의 성능을 제공합니다. 또한 입력 소스로부터 완전히 독립적입니다. 또한 PLL의 대역폭을 극적으로 변경하는 등의 기능도 수행할 수 있습니다. 이를 통해 PLL의 넓은 대역폭 덕분에 DAC이 소스에 매우 빠르게 고정될 수 있습니다. 그런 다음 시간이 지남에 따라 대역폭을 좁혀 지터를 줄일 수 있습니다.

 

이 접근 방식은 클록과 데이터 경로가 독립적으로 유지되도록 보장합니다. 제품 FPGA의 일부는 수신 AES 신호에 포함된 클록 데이터를 추출하는 데 사용됩니다. 제품의 거의 모든 요소가 그렇듯이, 이 회로는 기성품 칩이 아닌 맞춤형입니다. FPGA는 오디오 검색 및 라우팅, 처리 등과 같은 다른 작업을 수행하는 데 사용됩니다.

 

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당사 플랫폼의 프로그래밍 기능은 제품의 거의 모든 기능을 구현하는 데 있어

엄청난 유연성을 제공합니다.

 

당사 플랫폼의 프로그래밍 기능은 제품의 거의 모든 기능을 구현하는 데 있어 엄청난 유연성을 제공합니다. 한 가지 예로 듀얼 AES 설계를 들 수 있는데, 신호를 실행하고, 별도의 마스터 클록 입력을 갖고, DAC을 전체 오디오 시스템의 마스터 클록으로 사용하며, 듀얼 AES에서 다른 길이의 케이블을 허용하고, 클록과 오디오 간의 위상 오프셋을 처리할 수 있습니다. 이 모든 작업을 오디오에 지연 시간을 추가하지 않고도 수행할 수 있으므로 비디오와 제대로 통합할 수 있습니다. 또한 AES의 비오디오 비트에 내장된 명령을 숨길 수 있어, 예를 들어 네트워크에 연결되지 않은 제품인 비발디 DAC을 dCS 모자이크 컨트롤 앱으로 제어할 수 있습니다.

이 도표는 디지털 소스(로시니 트랜스포트), DAC(바르톡 헤드폰 DAC), 마스터 클록(로시니 클록)이 어떻게 함께 작동하는지를 보여주는 예시입니다. 시스템의 전반적인 성능은 이러한 각 스테이지가 올바르게 작동하는지에 따라 달라지며, 최적의 성능을 달성하려면 각 발진기, PLL 및 출력 스테이지가 높은 수준에서 작동해야 합니다. (출처: dCS)

 

클록 디더

디더 설정은 dCS 로시니 및 비발디 클록에서 찾을 수 있습니다. 디더는 디지털 오디오에서 흔히 볼 수 있는 기능으로, 동적 해상도를 최하위 비트보다 낮게 노출하는 데 사용됩니다. 그러나 앞서 언급한 클록에서는 진폭 영역이 아닌 시간 영역에 디더가 적용됩니다.

 

PLL은 위상 검출기에서 "데드 밴드"라고 알려진 현상을 나타냅니다. 입력 및 출력 주파수가 동기화에 가까워지면 감도가 떨어집니다. 그런 다음 위상 검출기가 다시 활성화되어 PLL이 다시 동기화될 수 있을 정도로 주파수 차이가 커질 때까지 PLL은 움직입니다.

 

이때 디더가 필요합니다: 반직관적일 수 있지만, 위상 오류가 매우 낮을 때 클록 신호 에지의 타이밍에 아주 작은 무작위 변화가 적용되면 PLL이 고정되어 보정할 수 있는 요소를 제공합니다. 이는 위상 오차를 위상 검출기가 잘 보정할 수 있는 영역을 향해 약간 뒤로 밀어냅니다. 그런 다음 디더는 최종 클록 신호를 출력하기 전에 PLL에서 필터링됩니다. 실제 청취에서 이것은 좋은 절충안이며 실제로 시스템 성능을 향상시킵니다. 본질적으로 로시니 클의 디더링 설정은 PLL이 덜 민감하고 낮은 위상 오류 영역에서 작동하는 경우에서도 바르톡 DAC의 클록이 매우 정확할 수 있도록 해줍니다.

 

비동기 소스 - USB 및 네트워크 오디오

비동기 형식으로 전송되는 오디오(예: 스포티파이를 통해 스마트폰으로 스트리밍, 룬을 통해 NAS에서 콘텐츠 재생, USB를 통해 컴퓨터에서 음악 재생)는 적어도 엔드포인트에 도달하여 관련 포맷(예: PCM 또는 DSD)으로 다시 변환될 때까지는 오디오 데이터에 지터가 영향을 주지 않는다는 점에서 이전에 언급한 규칙에서 어느 정도 예외가 됩니다.

 

네트워크 오디오의 경우 네트워크를 통해 오디오 데이터를 전송하는 데 사용되는 인터페이스를 TCP(전송 통신 프로토콜)라고 합니다. 한 장소에서 다른 장소로 전송되는 데이터(이 경우 음악)는 여러 개의 패킷으로 나뉩니다. 이러한 패킷에는 데이터 자체('페이로드')뿐만 아니라 데이터가 어디에서 왔는지, 어디로 가는지, 얼마나 많은 패킷에 포함되어 있는지, 원본 데이터를 변경 없이 다시 가져 오려면 이러한 패킷을 어떻게 재조합해야 하는지에 대한 태그가 포함되어 있습니다.

 

예를 들어 코부즈의 트랙을 dCS 바르톡 DAC으로 스트리밍한다고 가정해 보겠습니다. 데이터 패킷이 손실되거나 손상된 경우, TCP 인터페이스에 따라 바르톡은 해당 패킷을 다시 요청하기만 하면 됩니다. 모든 올바른 패킷이 바르톡에 제대로 수신되면, 해당 패킷은 올바른 데이터 포맷(예: PCM)으로 다시 언패킹되고 버퍼링된 후 DAC으로 전송됩니다. 이 언패킹 및 버퍼링 단계는 TCP 패킷과 그 결과로 생긴 오디오 신호 사이의 타이밍 링크를 효과적으로 제거합니다. (이 문장은 매우 중요하므로 다시 한 번 읽어보십시오.)

 

데이터가 바르톡에서 버퍼링되면 위에서 설명한 요소들이 다시 관련성을 갖게 됩니다. 이제 데이터는 바르톡의 클록에 의해 직접 지시되므로 지터가 중요한 요소가 됩니다. 바르톡 클록의 정확도는 DAC이 샘플을 아날로그 전압으로 다시 변환하는 시점을 제어하므로 오디오 품질에 직접적인 영향을 미칩니다. 그러나 그 지점에 도달하기 전까지는 오디오 관점에서 지터는 중요한 요소가 아닙니다.

 

비동기식 USB 오디오도 비슷한 방식으로 작동합니다. 컴퓨터와 같은 소스와 바르톡과 같은 엔드포인트 사이에는 타이밍 링크는 존재하지 않습니다. USB 데이터가 전송되는 동안에 비트가 깨끗한 구형파처럼 완벽한 간격을 유지하지 않더라도 상관없습니다. 비트가 바르톡에서 올바르게 수신된다면(예를 들어 1을 0으로 잘못 읽지 않는다면) 타이밍은 크게 상관없습니다. 네트워크 오디오와 마찬가지로 데이터가 DAC에 공급되기 전에 버퍼링되기 때문입니다. 이 시점에서야 타이밍이 중요한 요소가 되는데, 이 시점에서는 데이터가 USB 형식에서 디지털 오디오(예: PCM 또는 DSD)로 다시 변환되기 때문입니다.